三星晶圆代工的先进制程路线出现调整。原计划在 2027 年实现量产的 1.4nm 工艺，现已推迟到 2029 年。在迈向 1.4nm 之前，三星接下来几年将继续围绕 2nm 工艺做扩展和优化，重点放在工艺成熟度、良率提升以及客户导入。
早在 2022 年，三星曾公布 1.4nm 将在 2027 年量产。现在时间表改到 2029 年，较最初规划晚了 2 年，也意味着从现在到 2029 年，三星还要在 2nm 平台上继续投入 3 年。
从激进推进到先做成熟 2nm
三星此前在先进制程上的策略一直较为激进，尤其是在 3nm 节点率先采用 GAA（环绕栅极）晶体管，希望借此建立差异化优势，并通过更快的节点迭代追赶台积电。
但进入 2nm 时代后，先进制程的技术难度和资本投入都在快速上升，竞争已经不再只是简单比较谁先进入下一个节点。对晶圆代工厂来说，一个新工艺节点能否真正创造价值，最终仍要看良率、性能、功耗、客户数量以及量产成本。
按文中分析，与其过早推进 1.4nm，不如先把 2nm 平台做成熟，再通过不同的衍生工艺延长其商业生命周期，这更接近三星当前的现实选择。
三星并非在 2nm 上停滞。除了标准的 SF2 之外，公司还在推进面向不同应用场景的 2nm 衍生工艺，并计划在更先进版本中引入背面供电等技术。对 AI 和 HPC 芯片来说，随着 Die 尺寸持续扩大、功耗持续提升，供电网络已经成为影响性能的重要因素。照此来看，三星未来几年要解决的重点，不是尽快做出 1.4nm，而是让 2nm 成为一个更成熟、更可靠、能够大规模出货的平台。
三星为何没有急于导入 High-NA EUV
三星并没有把 High-NA EUV，也就是高数值孔径极紫外光刻，视为 2nm 和 1.4nm 量产的必选技术。三星电子技术副总裁朴昌敏此前表示，公司希望未来能够将 High-NA EUV 应用于 2nm 和 1.4nm 等先进节点的量产，但这项技术目前仍需继续成熟。
按照三星的判断，从 A10 及以下，也就是 1nm 级别及更先进节点开始，High-NA EUV 才可能真正成为先进制程量产所必需的技术。目前，三星正在与产业链合作伙伴进行联合开发。
High-NA EUV 的优势在于更高的数值孔径可以提升光刻分辨率，减少部分复杂的多重图案化工艺，并为更先进的晶体管制造提供支持。但对应的问题也很直接：设备价格高昂，曝光视场相比传统 EUV 缩小。对面积越来越大的 AI 和 HPC 芯片而言，这可能带来更多拼接需求。
同时，光刻胶、掩膜版、pellicle 以及计算光刻等配套环节也需要同步升级。对晶圆厂来说，High-NA EUV 不是单纯的技术越先进越好，而是一项需要综合考虑设备成本、芯片面积、良率、产能以及 PPA 收益的长期投资。
这也是三星目前没有将 High-NA EUV 视为 1.4nm 量产必选技术的重要原因之一。如果通过成熟的 Low-NA EUV 体系仍能实现 1.4nm 工艺，三星就没有必要为了追求更高光刻分辨率，过早承担 High-NA EUV 带来的额外成本和工艺复杂度。相比之下，等待 High-NA EUV 继续成熟，再把它的价值留给 1nm 级及以下节点，是更务实的安排。
先进制程进入更看成本回报的阶段
从这个角度看，三星推迟 1.4nm，并不意味着先进制程竞争放缓，反而说明行业进入了一个新阶段。过去十多年，先进制程竞争的核心是先进入下一节点。从 28nm、16/14nm、10nm、7nm、5nm 到 3nm，节点数字本身就是晶圆厂技术实力的重要体现。
但到了 2nm 及以下，单纯追求节点缩小的成本越来越高。GAA、背面供电、EUV、High-NA EUV 等技术都需要巨额研发和资本投入，而每一代工艺所能带来的性能和密度提升，未必还能维持过去的幅度。
与此同时，先进制程真正困难的环节，已经不只是把工艺做出来，而是稳定地做出来。尤其是 AI GPU 和 HPC 芯片的 Die 尺寸持续扩大，芯片面积越大，对晶圆制造良率的要求就越高。一项工艺即便能实现更高晶体管密度，如果良率爬升缓慢、晶圆成本过高，客户最终也未必愿意采用。
这意味着，晶圆厂现在要计算的，不仅是晶体管密度提升多少、性能提高多少，还包括每片晶圆能产出多少颗有效芯片，以及客户是否愿意为这些性能提升支付更高价格。
文章还提到，先进制程的价值已经不再只来自晶体管微缩。Chiplet、3D 堆叠、HBM 以及先进封装，都在成为提升 AI 芯片性能的重要手段。一颗 AI 芯片最终能达到怎样的性能，取决于计算 Die、HBM、互连、供电、散热以及封装等多个环节。未来先进制程的竞争，本质上将从单纯的节点竞赛，转向技术、成本和生态的综合竞争。三星延长 2nm 生命周期，可以被视为重新平衡技术进度与商业回报，但前提仍是要在这 3 年里真正提升 2nm 的良率和客户规模。
台积电 A16 继续前推
在三星放慢脚步的同时，台积电并未停下。文中称，台积电 N2 已经进入量产，其首个后 2nm 节点 A16 也计划于 2026 年下半年进入量产。这意味着，当三星仍在继续完善 2nm 家族时，台积电已经开始向 1.6nm 级别推进。
A16 的一个关键变化，是引入台积电的 SPR（Super Power Rail）背面供电技术。传统芯片中，电源线和信号线主要集中在晶体管正面。随着工艺尺寸继续缩小，正面布线资源愈发紧张，电源网络与信号网络之间的资源竞争也更明显，并带来布线拥塞和 IR Drop 等问题。
背面供电则把电源路径转移到芯片背面，把更多正面布线资源释放给信号传输，同时缩短电源路径、降低供电阻抗，从而改善先进制程下的供电效率。
按照台积电公布的数据，与 N2P 相比，A16 在相同功耗水平下速度可提升 8% 至 10%；在相同速度下，功耗可降低 15% 至 20%；芯片密度最高提升约 10%。这说明 A16 的意义并不只是把节点从 2nm 推进到 1.6nm，而是通过背面供电继续释放先进制程的性能潜力。
对 AI 和 HPC 芯片来说，随着芯片尺寸持续扩大、功耗持续提升，电源完整性和信号完整性的重要性，已经不亚于晶体管本身。
实际上，背面供电已经成为 2nm 及以下先进制程的重要技术方向。英特尔在 18A 中引入 PowerVia，台积电则在 A16 中采用 SPR 方案，三星也在推进相关技术。先进制程的竞争，已经从晶体管结构本身，扩展到供电、互连、设计以及制造工艺的协同。
文中还提到，台积电此前就表示会在 High-NA EUV 上保持谨慎态度。从三星这次推迟 1.4nm 的情况来看，文章认为台积电再次押对了方向。
三星未来三年面临的压力
文章最后指出，三星未来 3 年的 2nm 路线面临不小压力。一方面，公司需要继续提升 2nm 工艺的良率和客户导入速度；另一方面，还必须面对台积电 A16 以及后续更先进节点的持续推进。到了 2029 年，当三星真正推出 1.4nm 时，台积电和英特尔很可能已经进入新的技术阶段。
这也意味着，未来先进制程竞争已经很难简单用 2nm、1.4nm、1nm 这样的数字衡量。GAA、背面供电、EUV、High-NA EUV、DTCO 以及先进封装等技术，都将共同决定一颗芯片最终能够达到的性能和成本。
按原文说法，三星不是放弃 1.4nm，而是准备用未来 3 年时间，把 2nm 做成熟、做出规模、做出客户。但当三星在 2029 年迈向 1.4nm 时，台积电和英特尔又会走到哪里，仍是这场先进制程竞争中最值得关注的问题。
本文来自微信公众号「半导体行业观察」（ID：icbank），作者为编辑部。