韩媒 Etnews 报道称，台积电已成功开发并验证搭载「超级电源轨（SPR）」背面电源传输网络的 A16 制程平台，成为业界首家在 Angstrom 级制程上同时实现背面电源供应（BSPDN）技术，并完整保留既有设计生态兼容性的晶圆代工厂。报道还称，这一技术方案已获得市场最大 AI 芯片客户认可，NVIDIA 次世代 AI 加速器平台 Feynman 已确认采用该制程。
背面供电为何成为 Angstrom 制程的关键
报道指出，随着半导体制程推进至 Angstrom 尺度，也就是 2 纳米以下，传统芯片架构中电源配线与信号配线共用正面空间的设计，已经逼近物理极限。在极为受限的空间内，两类配线彼此干扰，容易带来配线拥塞，以及互连电阻升高导致的电压骤降，进而影响芯片的性能稳定性和功耗效率。
BSPDN 的核心思路，是把供电路径分离到芯片背面，让正面空间专门用于信号传输，从架构上消除两类配线的空间竞争。不过，真正的难点在实现路径。传统做法往往需要调整晶体管排列方式或 Cell 架构，使既有 Cell Library 与设计工具流程需要部分重建。这样一来，客户导入门槛会提高，制程在量产初期的良率爬坡周期也会拉长。
报道认为，台积电 A16 的突破，在于找到了一条同时避开这两类成本的路径。
A16 的 SPR 方案如何兼顾性能与良率
台积电 A16 采用的 SPR 技术，将电源路径完全移至芯片背面，并通过专用背面接点（VB）直接对每颗晶体管的 Source 端与 Drain 端供电，实现电源与信号路径的完整分离。
报道称，SPR 的特点在于，整个过程中正面的栅极结构、Cell 尺寸与布局面积几乎维持不变，完整保留了 N2P 的栅极密度与 NanoFlex 设计弹性。对 NVIDIA、Apple 等已经在 N2 与 N2P 生态中深度整合设计资源的大型客户来说，升级到 A16 几乎不需要重写既有 Cell Library 或设计流程，就可以使用背面供电带来的性能收益。
按报道给出的数据，与 N2P 相比，A16 可在相同功耗下将运算速度提升 8% 至 10%，或在相同速度下降低功耗 15% 至 20%，芯片密度也提升 8% 至 10%。对于需要同时兼顾高运算吞吐量与严格功率上限的 AI 加速器和 HPC 芯片设计客户而言，这三项指标同步改善具有直接吸引力。
英特尔与三星面临的路线与时程压力
作为对比，报道提到英特尔在 BSPDN 路线上面临多项挑战。其 PowerVia 技术在测试验证阶段，由于需要调整 Pin 数配置、放宽金属 Pitch，并重新设计 Cell 架构，设计生态的断层问题难以回避。
另外，英特尔后续 14A2 制程的 21 纳米线宽目标遭遇物理瓶颈，因而被迫评估同时采用正面与背面供电路径的「双面混合架构」。报道认为，这种技术堆叠带来的良率风险，也高于台积电的单一 BSPDN 路线。
量产时间上，英特尔 14A 最快要到 2028 年进入小部分量产，并在 2029 年放量；相比之下，台积电 A16 将在今年第四季启动量产，两者至少相差 3 年。三星电子的 SF2 制程同样计划导入 BSPDN，但报道称，业界研判其路线与英特尔接近，同样难以避开设计生态重构的问题。
NVIDIA Feynman 确认采用 A16
台积电 A16 的技术方案，也在市场端获得明确支持。根据报道，NVIDIA 次世代 AI 加速器平台 Feynman 预计采用台积电 A16 制程，并将首次大规模导入 CPO 与 SoIC 三维堆叠技术，目标锁定在 2028 年下半年量产。
报道指出，在业界仍持续评估各家 BSPDN 技术路线之际，作为台积电长期合作伙伴的 NVIDIA 已率先确认采用 A16，这被视为对该制程平台的有力市场认可。
竞争已延伸到设计生态
报道援引业界观点称，Angstrom 制程时代的竞争，已经不只是晶体管密度的比拼，而是制程技术能力与设计生态深度的双轨竞争。台积电 A16 的优势，不仅在于率先把 BSPDN 推向量产，也在于以几乎不需要设计改动的方式，将这项技术导入业界已经成熟的设计生态。
在英特尔与三星仍面对路线选择和良率维持压力之际，报道认为，台积电当前的领先已不只是单一技术指标差距，而是延伸到产业生态层面的优势。