长鑫科技宣布，公司在 DRAM 器件、4F² 架构和混合键合方向上的技术积累取得重大突破。消息发布后，海外三大存储厂股价走弱，市场担心一旦中国厂商突破相关技术壁垒，量产推进速度可能快于此前预期，而 4F² 本身又会直接提升单位面积产出，这两项因素叠加，可能让国内 DRAM 的有效供给增速高于市场原先判断。
这次最受关注的两项进展，一项是单元架构从主流 6F² 向 4F² 的技术推进，另一项是支撑这一架构的自研 VSG（Vertical Surrounded Gate，垂直环绕栅极）晶体管。两者对应的核心意义都落在存储密度上：在同一工艺节点下，4F² 的单元面积比 6F² 小约三分之一，意味着同样面积中可多放约 50% 的存储单元，DRAM 的单位产出有望明显提升。
围绕这条消息，原文讨论的核心问题包括：DRAM 的存储单元和阵列如何构成；从水平晶体管到垂直环绕晶体管、从 6F² 到 4F² 到底改了什么；4F² 的难点在哪里、是否只是长鑫一家的路线；以及这一变化对内存行业和三大厂会产生多大影响。
DRAM 最小单元：1T1C 结构
一个晶体管加一个电容
DRAM 的最小存储单位是 cell，也就是单元。所谓 1T1C，指的是一个晶体管（transistor）加一个电容（capacitor）共同构成一个最小存储单元，能够存储 1 bit 数据。
其中，电容是真正存储数据的位置，通过是否存有电荷来表示二进制信息：有电荷表示 1，没有电荷表示 0。晶体管承担开关作用，负责控制电流能否在电容和位线之间连通。开关打开时可以进行读写，关闭后电荷保存在电容中。
晶体管内部又包含几个关键部分。源极与漏极是两个端口，一端连接电容，另一端连接位线，两者均为 N 型掺杂硅，具有大量可自由移动电子，能够导电。两者之间是 P 型硅衬底，可移动电子较少，默认情况下并不导电，因此起到隔断作用。栅极位于源极和漏极区域上方，与硅之间隔着仅数纳米厚的绝缘层，也就是栅氧化层，栅极连接字线。栅极施加正电压后，电场会把衬底中的电子吸引到绝缘层下方的硅表面，形成导电沟道，让源极与漏极接通；电压撤去后，沟道消失，电流被切断。
也就是说，字线控制栅极，栅极控制沟道，沟道决定晶体管是否导通，最后才实现对电容的充放电和数据读写。
字线与位线如何把单元连成阵列
单个单元只能存储 1 bit，而一颗 DRAM 芯片内往往包含上百亿个单元。它们既要排布得足够紧密，又要能被准确定位和读写，因此 DRAM 采用了行列交叉的矩阵组织方式：横向字线负责选中某一行，纵向位线负责传输数据。
字线（Word line）连接同一行中所有晶体管的栅极。当某根字线被施加电压时，这一整行晶体管同时打开，其余行保持关闭，因此字线负责选行。位线（Bit line）则连接同一列所有晶体管的漏极，并进一步连接电容，用于完成数据写入和读出。由于每个单元都位于一根字线和一根位线的交叉点上，内存地址也被划分为行地址和列地址，两者共同确定唯一单元。
在这种结构下，写入过程是：目标行字线被激活，晶体管打开；位线施加高电压为电容充电，写入 1，施加低电压使电容放电，写入 0；随后字线关闭。读出时，晶体管导通后，如果电容中有电荷，电荷会流向位线并引起微小电压变化，再由此判断数据是 0 还是 1。刷新则是 DRAM 必不可少的一环，因为读取本身会消耗电容电荷，而即便在晶体管关闭状态下，轻微漏电也无法避免，电容中的电荷会逐步流失，因此必须周期性读取并重新写回，这也是 DRAM 被称为“动态”存储器的原因。
漏电的根源，一方面在于 P 型硅衬底即使在栅极关闭状态下也不是绝对绝缘，仍会有少量电子漏过；另一方面，电容尺寸越小，漏电也更容易发生。衬底越短，漏电与数据丢失的可能性越高，这也是限制内存单元排布密度和制程精度继续提升的重要因素之一。若其他条件不变，密度越高、制程越精细，衬底通常也会更短。
从 6F² 到 4F²：变化具体发生在哪里
当前主流 6F²：晶体管横向铺在硅片表面
前面说的是拓扑关系，真正决定 DRAM 单元占地面积和单位产出的，是单元在硅片上的物理排布。
当前主流 DRAM 使用的是 6F² 布局。从下往上看，大致分为三层：最底层是晶体管和字线，中间是位线，最上层是电容。
在这一结构中，晶体管是“平躺”在硅片表面的，而且通常两个一组。硅片表面有一条条斜向排列的单晶硅长条，即有源区，它们之间由绝缘隔离区分开。每一条单晶硅长条会被两条字线穿过，从而形成两个可控晶体管开关；没有字线穿过的有源区部分则只承担导线作用。也因此，一条有源区可以对应两个电容，但共用一条位线。
为了抑制短沟道效应带来的漏电，6F² 早已不是教科书中的平面晶体管做法，而是在单晶硅长条内部刻出沟槽，把字线也就是栅极埋进槽里。这样做可以在不增加占地面积的情况下拉长沟道，降低漏电风险。不过，沟道即便弯成 U 形，整个晶体管依旧是横向放置的。
这里的 F 指 Feature size，也就是制造工艺在芯片上能够实现的最小线宽。DRAM 每一代制程进步，例如 1a、1b、1c，本质上就是 F 在变小。业内使用 F² 倍数来表示单元面积，6F² 意味着一个单元占据 6 个边长为 F 的小方格，4F² 则表示仅占 4 个，因此不必代入具体制程，也可以直接比较不同架构的面积效率。
VSG：从“平躺”改成“竖起来”并让栅极环绕沟道
4F² 的起点，是晶体管形态的变化。它把原先横向延展的长条晶体管改成竖直方向的长管，因此被称为 VSG，也就是 Vertical Surrounded Gate。
与传统晶体管相比，VSG 有两个最重要的变化：第一，晶体管由水平放置改为竖直放置；第二，控制沟道的栅极不再只位于沟道上方一侧，而是围绕整个沟道一圈。
这种结构调整带来几项直接影响。
其一，沟道长度和占地面积被拆开了。水平结构里，源极、沟道和漏极需要沿水平方向排布，沟道越长，占用的横向面积越大。改成垂直结构后，沟道长度由硅柱高度决定，不再直接占用更多水平面积。这样一来，要提升内存单元密度时，就不必再以缩短沟道为代价，短沟道效应及由此带来的漏电问题，对密度提升的限制会减轻。
其二，栅控能力更强。传统水平结构中，栅极主要从一侧控制沟道，而垂直硅柱被栅极整圈包围，电场可以从四周共同作用于沟道，使关断更加彻底。对 DRAM 来说，漏电降低意味着电荷保持时间更长，刷新频率有机会下降，功耗也可能更低，同时可用于正常读写的时间会增加。
其三，电容、位线和字线可以在垂直方向叠放，电容不再需要从位线间的缝隙中穿过。在 6F² 架构下，晶体管平躺在底部，两端各有一个接触点向上引出，一个连位线，另一个穿过位线层连到最上层电容。这样一来，电容接触点必须从相邻两根位线之间穿出，还要保证与两侧位线之间的绝缘距离，位线就无法做到最紧密排列。4F² 则把电容、位线、字线堆叠在同一竖直方向：位线位于硅柱正下方，字线环绕硅柱中段，电容位于硅柱正上方。电容接触点不需要再从位线间隙穿越，这正是单元面积得以进一步缩小的直接原因。
为什么 4F² 的面积更小
DRAM 微缩的目标，是在单位面积中放入更多单元，同时保持足够的电荷保持能力和读出可靠性。但继续缩小尺寸会同时遭遇两个限制：一是晶体管漏电，二是电容容量。电容的占地面积缩小后，如果还要维持原有电荷容量，就得不断把电容做得更高，深宽比持续上升，制造难度和良率压力都会加大。
4F² 的思路，是在不继续缩小 F 的情况下，先通过架构调整让单元面积缩小。原因就在于 6F² 下电容接触点必须从位线间穿过，位线间距只能保留到 3F，字线间距则是 2F，因此单元面积是 2F×3F=6F²。到了 4F²，由于电容叠在硅柱上方，位线之间不再需要额外留出电容通道，因此位线间距也可以压缩到最小的 2F，单元面积就变成 2F×2F=4F²。
在相同工艺节点下，4F² 比 6F² 的单元面积缩小约三分之一。从理论上说，同样面积可容纳的存储单元数量提升到原来的 1.5 倍，即阵列部分的密度最多提升约 50%。
不过，整颗 DRAM 裸片并不只有存储阵列，还包括感测放大器、译码器、字线驱动等外围电路，这部分面积不会随着单元架构切换自动缩小。单元更密之后，外围电路反而更难塞入阵列附近，因此整颗芯片层面的容量密度提升会低于 50%。文中提到媒体常见的“单颗芯片存储密度提升 30%~50%”，反映的就是这部分折扣。
这也是行业倾向于把外围电路单独做在另一片晶圆上，再通过混合键合堆叠到 DRAM 阵列下方的原因。只有这样，阵列层面的密度收益才更容易保留到芯片层面。长鑫强调的“DRAM 与 CMOS 工艺解耦 + 晶圆级混合键合”，对应的正是这一路线。
文中还提到，UBS 估计首代 4F² 带来的制程精度放宽约 30%，相当于省出约两代制程进步。UBS 还估计，首代 4F² 节点的电容壁尺寸大致与 1c 节点相当。对于受出口管制、无法使用 EUV 的长鑫而言，这一点格外重要。继续沿 6F² 路线微缩，对 EUV 或更复杂的多重曝光依赖会越来越高；而 4F² 不必进一步缩小线宽，也能先拿到一轮密度提升。
设计规则放宽后，电容无需继续向“细高”方向极端拉升，高深宽比刻蚀和薄膜沉积的压力也会缓和一些。但原文也明确指出，6F² 向 4F² 的结构变化带来的红利是一次性的。首代 4F² 之后，各家仍要继续沿缩小 F 的路线推进制程精度。根据 The Elec 4 月报道，三星计划让 4F² 沿用 10a、10b、10c 三代节点，之后再转向 3D DRAM；据韩媒 9 月报道，三星和 SK 海力士都计划在 2028 年前后把 High-NA EUV 导入 DRAM 量产。
4F² 并非长鑫独家路线，行业已有各自时间表
三星、SK 海力士、美光与长鑫的推进节奏
原文强调，4F² 并不是长鑫独有的技术方向。垂直沟道晶体管的研究在行业内已经持续多年，早期之所以一度被放缓，主要因为存储阵列和外围逻辑电路绑定在同一套工艺中，改动 6F² 架构的投入产出比并不高。随着 6F² 继续微缩越来越难，混合键合等集成手段逐步成熟，4F² 又重新成为业内公认的下一代路线。
按文中梳理的产业调研，三大厂都在评估 4F²，且部分厂商已经把导入时间提前。
- 三星：进度被认为最快，但路线曾出现摇摆。The Bell 8 月报道称，三星原计划今年 9 月完成 1d 开发、12 月转入量产，2027 年底前后开始初步量产，下一代 0a 节点也就是三星所称的 10a，原计划转向 4F²。The Elec 4 月又报道称，三星 3 月已经用 10a 工艺生产出晶圆，并在测试中确认了可正常工作的芯片，计划年内完成开发、2027 年进行质量测试、2028 年转入量产线，之后的 10b、10c 两代也将沿用这一结构。按这一说法，三星目前在 4F² 研发和技术储备上相对领先另外两家。
- SK 海力士：大概率晚一个节点。The Elec 今年 4 月报道称，海力士计划到 0b 节点才导入 4F² 和垂直晶体管，比三星晚一个节点。The Bell 8 月还提到，海力士 1d 节点计划今年 12 月完成开发，而三星原计划今年 9 月完成开发，在 1d 这一代上，海力士开发完成时间比三星晚约 3 个月，量产准备晚约半年，因此向更新 4F² 架构迁移的节奏也相对慢一些。
- 美光：路线尚不清晰，量产时间大概率最晚。文中称，美光至今没有公开披露 4F² 导入计划，外界说法并不一致。2025 年有韩媒报道称，美光可能跳过 4F²，直接转向 3D DRAM 研发；但 UBS 今年 1 月的产业调研认为，美光近期已把 4F² 重新放回路线图，0a 节点将转向 4F²，预计约在 2030 年下半年量产。
- 长鑫：此次官宣的是首代产品，量产规模仍有待验证。按长鑫科技总裁近日说法，首代 4F² 产品定位于 DDR5 RDIMM，预计年底推出。从时间上看，这一节点早于三大厂目前披露的量产安排。不过官方使用的是“推出”而非“量产”，目前尚无产品规格、良率和出货规模等更具体信息，因此年底出现的产品更可能是发布、送样或小批量验证。
4F² 的难点不在概念，而在能否做成量产工艺
原文把 4F² 的主要难点归结为五个方面。
第一是浮体效应。由于位线埋在硅柱底部，把硅柱与下方硅片底座隔开，硅柱中段的 P 型硅相当于处于“悬空”状态，电荷会在硅柱中积累，无法自然导走，类似电器未接地，可能造成阈值电压漂移，进一步带来数据丢失或错误。针对这一问题，行业正在研究增加背栅等抑制方案。
第二是制造顺序复杂。“先做位线、再长硅柱”本身就是很难的工艺路径。因为新架构中位线位于硅柱下方，而硅柱又需要高质量单晶硅。一种方案是在位线上方采用外延方式生长硅柱，但外延产能和均匀性都是挑战；另一种方案是背面工艺，即先在晶圆正面做出硅柱，再把晶圆翻面并从背面减薄，在硅柱底部制备位线，这通常需要使用 SOI 等特殊晶圆，工序更多、更复杂；第三种方案则是把硅柱和位线分别做在两片晶圆上，再通过混合键合进行面对面贴合，让两侧铜触点直接连通。原文提到，这项技术在 3D NAND 中已有量产应用，例如长江存储的 Xtacking。
第三是阵列与外围电路的工艺解耦。垂直晶体管阵列和外围逻辑电路对工艺要求差异很大，如果放在同一片晶圆上，会互相制约，这也是早期 4F² 探索一度搁置的原因之一。长鑫披露的方案，是将两者分别制造，再通过晶圆级混合键合集成。这条路线也对键合良率、对准精度和成本提出了新的要求。
第四是材料与电阻问题。4F² 架构下，相邻两排硅柱之间只有约 1F 宽的缝隙，两侧硅柱的栅氧化层、各自环绕的字线以及字线间的隔离层都要塞入这条缝中，留给字线金属的空间非常有限，位线也面临类似限制。导线越细，电阻越大，信号传输越慢，会影响内存性能。因此行业正在评估用钼、钌替代现有的氮化钛/钨来制作字线，原因是钼、钌在极细尺寸下电阻上升更少。
第五是更密集排布带来的干扰和良率爬坡压力。硅柱和字线排得更紧，相邻字线之间的耦合干扰会更强。同时，6F² 时代已有的设计与工艺流程无法完整复用，首代产品需要重新整合一套新工艺，良率提升通常需要时间。
原文据此认为，长鑫这次发布的意义在于，4F² 已经从“要不要做”进入“能不能做出来”的阶段；但“什么时候量产、量产效果如何”仍是另一回事。
对内存行业和三大厂的影响：短期有限，中长期看供给增速
回到市场最关心的问题，长鑫的 4F² 进展会对行业和三大厂造成多大冲击。原文的结论是，需要拆成短期和中长期来看。
短期：2026 至 2027 年，对供需格局直接影响有限
一方面，长鑫目前披露的仍是预告性质的信息，且属于首代产品，规格、良率和规模均未披露。新架构从首次推出到成为产能主力，通常需要较长爬坡期。另一方面，结合三大厂当前的 4F² 量产时间表，相关产品更可能在 2028 年末才开始较大规模释放。因此，在目前市场可见的时间范围内，也就是只看到 2028 年的供需格局时，4F² 对行业基本面的直接影响并不会太大。
按这一逻辑，近期三大厂股价的走弱，更多反映的是市场对于长鑫追赶速度的担忧，而非即时的基本面变化。
中长期：2028 年以后，供给增速存在上行风险
进入中长期，情况不同。4F² 相当于把约两代制程带来的密度提升一次性兑现，在晶圆产量不变的情况下，就能把 Bit 产出提高 30%~50%。文中还提到，根据海豚君预测，2026 年到 2028 年新增 DDR 晶圆产能中，本来就有近 75% 来自国内厂商，而这还没有计入 4F² 架构可能带来的单位产出提升。
如果长鑫确实能在 2027 年开始量产 4F² DDR 产品，那么供给释放规模可能显著高于此前预期；若需求没有同步增加，供需关系可能明显反转，内存价格也可能出现明显下滑。
虽然长鑫仍未攻克 HBM 技术，但文中称，目前 DDR 和 HBM 的单 GB 价格几乎相当，而 DDR 的制造成本更低，因此 DDR 反而是当前内存厂的主要利润来源。按海豚君此前测算，2028 年 SK 海力士 DRAM 业务中，毛利润七成以上来自常规 DDR。也因此，如果长鑫基于 4F² 架构的新产品在产能和良率上都能顺利爬坡，对三大内存厂利润的冲击可能相当明显。
分企业看，影响路径并不相同
长鑫：找到一条绕开 EUV 的追赶路径
对长鑫而言，4F² 最大的意义在于找到一条绕开 EUV 的追赶路径。随着 6F² 持续微缩，行业对 EUV 的依赖越来越高，而长鑫受出口管制影响，无法获得 EUV，只能依靠 DUV 多重曝光推进，成本和良率压力会逐代抬升。4F² 用架构换密度，并放宽设计规则，让长鑫有机会在 DUV 条件下获得接近竞争对手的存储密度，从而缩小与三大厂之间的技术代差。
再叠加长鑫持续扩产，以及首代产品直接切入服务器 DDR5 这一在常规 DRAM 中门槛和利润都较高的市场，常规 DRAM 竞争压力可能继续上升。
三星：可能把技术储备变成追赶机会
原文认为，三星近几代 DRAM 的良率问题也拖累了其 HBM 进展。但在当前阶段，三星在制程推进和 4F² 架构储备上相对领先，这有可能成为其“弯道超车”的机会，让其在新一代产品上从相对落后转向领先。
SK 海力士：短期变化不大，中期看三星能否借机修复执行问题
对 SK 海力士来说，短期影响被认为不大。海力士导入 4F² 的时间比三星晚一个节点，但其现阶段的主要优势建立在 HBM 产品与客户基础上，4F² 先后顺序并不会马上改变这一格局。更值得观察的是，如果三星借 4F² 修复 DRAM 和 HBM 的执行问题，海力士在 HBM 上的领先幅度可能收窄。
美光：相对被动，或面临一段劣势窗口
美光此前更偏向 3D DRAM 路线，按 UBS 的判断，其 4F² 量产大约要到 2030 年下半年。如果三星和长鑫先后跑通 4F²，美光在成本和密度上可能面临一段相对不利的窗口期。
上游供应商：新增工艺步骤可能带来设备和材料机会
对上游供应链而言，4F² 需要新增大量选择性外延、原子层沉积、快速热处理、高深宽比刻蚀和混合键合等工艺步骤。原文点到的潜在受益方包括应用材料、东京电子、泛林、ASMI、Eugene Tech 等设备商，以及钼、钌等新材料供应商，例如默克。
不过，文中同时指出，首代 4F² 对光刻需求会有所稀释，但后续节点升级仍要依赖更小制程和更先进的光刻设备。
本文来自微信公众号“海豚研究”，作者为海豚君，原文标题为《长鑫把晶体管“竖起来”：绕开 EUV 的追赶路，会撼动存储三巨头吗？》。