在平面晶体管、鳍式场效应晶体管（FinFET）和环绕栅极（GAA）纳米片之后，半导体行业正把下一代逻辑微缩的焦点转向互补式场效应晶体管（CFET）。过去三年，英特尔、台积电、三星和 IBM 研究院已先后通过实际硅片验证，展示这一架构的可行性。多家厂商将其视为推动逻辑芯片跨越 2 纳米节点、进入“sub-1 纳米”时代的关键方案。
CFET 的基本思路，是不再将 n 型和 p 型晶体管并排放置，而是把两者垂直堆叠。标准 CMOS 反相器原本需要一个 NMOS 和一个 PMOS 并排排列，占用对应晶圆面积；采用 CFET 后，理论上可以在大约一半的水平面积内实现相同逻辑功能。
文章指出，半导体行业过去二十年持续通过重塑晶体管结构来延续“摩尔定律”的节奏。从 Planar 到 FinFET，再到今天进入量产阶段的 GAA 纳米片，每一次架构迭代都为芯片微缩带来大约十年的发展空间。随着领先逻辑芯片制造商把纳米片工艺推向生产，CFET 已成为 IEDM 和 VLSI 研讨会的关注重点。
两条集成路线：单片集成与顺序集成
构建 CFET 目前主要有两种方式，业界尚未形成统一结论。
第一种是单片集成（monolithic integration）。底部和顶部晶体管在同一片晶圆上，通过连续工艺步骤依次构建：先完成底部器件，再在其上方形成顶部器件的沟道材料和栅极堆叠。它的优点是整体流程更直接，但问题也很明确，已经完成的底部晶体管必须承受构建上层器件所需的热处理和刻蚀步骤。
第二种是顺序集成（sequential integration）。底部和顶部晶体管分别在不同晶圆上制造，通常处于不同工艺阶段，有时甚至采用不同沟道材料，之后再进行键合。这样可以缓解热预算压力，但会增加晶圆键合、对准以及额外光刻步骤的复杂度。
目前，台积电、三星和英特尔公开展示的方案大多采用单片集成；IBM 研究院则围绕顺序集成路线制定了自己的技术蓝图。
IEDM 2023：CFET从概念走向功能器件
2023 年 12 月举行的 IEDM 上，CFET 从 PPT 概念进入功能性器件阶段。英特尔、三星和台积电都在同一场会议上展示了各自的数据，这也是三家公司首次同时公开 CFET 研究成果。
英特尔展示的是一个完整反相器电路，而不是单独器件。该电路采用 60 纳米接触多晶硅间距（CPP），每个器件包含 3 个堆叠纳米片，此前研究中为 2 个；器件间距则从 50 纳米缩减到 30 纳米。英特尔还把这次演示与背面供电技术结合，即从晶圆下方连接底层晶体管，而不是在器件上方同时布设电源线和信号线。按英特尔的说法，在完全微缩情况下，这种 CFET 反相器面积可缩小到同等并排式 CMOS 反相器的大约一半。
三星在其 3D 堆叠场效应晶体管（3DSFET）架构中，展示了 45 纳米和 48 纳米 CPP 下、每个器件对包含单个纳米片的结构。三星还报告称，在隔离堆叠器件之间的源极和漏极区域时，工艺已从湿法化学刻蚀转向干法刻蚀。该公司表示，与此前方法相比，这一改进使器件良率提高了约 80%。
台积电在 48 纳米 CPP 的方案中，采用了一层高锗含量硅锗（SiGe）材料，使堆叠纳米片之间的隔离区域能够在更早的工艺阶段、也就是最终纳米线释放步骤之前被刻蚀去除。文章称，这样调整工艺顺序，是为了保护已形成的隔离层，避免其受到后续高温步骤影响。当时业界估计，CFET 距离商业化生产还需要 7 到 10 年，后续论文在很大程度上印证了这一判断。
IEDM 2024：从单个器件推进到可运行逻辑门
一年后，相关研究从孤立器件推进到了可实际运作的逻辑门。
台积电研发探索总监 Sandy Liao 展示了公司所称首个功能完整的 CFET 反相器。该反相器采用单片集成工艺制造，栅极间距为 48 纳米。这些器件在最高 1.2 伏电压下表现出均衡的电压传输特性；n 型和 p 型器件的亚阈值摆幅均为 74–76 mV/decade。文章认为，对于首个可运作电路来说，这组数据已经相当可观，也接近量产节点所需指标。
三星与 IBM 研究院联合展示了一种标准 CFET 堆叠结构的变体。其顶部和底部沟道并非相同宽度，而是采用“阶梯状”结构：底部 NFET 包含 2 个较宽纳米片沟道，顶部 PFET 包含 3 个较窄沟道。IBM 的 Chen Zhang 表示，这种阶梯状几何结构「通过降低总堆叠高度，缓解了高深宽比工艺带来的挑战」，同时在相同占位面积下，性能优于等宽堆叠结构。文章还提到，较宽的底部沟道为工艺设备提供了更直接的“视线”路径，便于在下层器件上形成接触点，而这正是 CFET 制造中最困难的步骤之一。
英特尔在 2024 年 IEDM 上没有发布新的 CFET 数据。文章称，这一“缺席”引发了一些关注，但从该公司随后在 VLSI 研讨会上发表的论文来看，更像是一次暂时停顿，而不是技术方向发生变化。
2026 年 VLSI：更贴近量产需求
到 2026 年 VLSI 技术与电路研讨会，英特尔和三星都拿出了更具前瞻性、也更接近量产需求的 CFET 数据。
英特尔的论文介绍了一种基于 (110) 晶向硅衬底构建的 CFET 反相器。该设计在 45 纳米栅极间距下，集成了 2×2 阵列的 RibbonFET 式纳米片，并结合 PowerVia 背面供电技术及背面直接接触结构；同时通过“外延层至外延层”（epi-to-epi）的通孔连接堆叠的源极和漏极区域。这个设计把 PMOS 放在 NMOS 之上，与目前多数已发表 CFET 研究方案相反。其采用混合堆叠结构，结合 (110) 和 (100) 晶向硅材料，以提升顶部 PMOS 器件的空穴迁移率；两个晶体管之间由一层厚度不足 10 纳米的中间介质隔离层分开。
三星的论文则把微缩继续向前推进，提出一种“3DSFET”结构。该结构在顶部和底部器件中都采用 3 个纳米片沟道，栅极间距为 42 纳米。文章称，这是目前堆叠式 FET 中沟道数量最多的方案。三星将其定位为一种短期内有望实现工业化量产、且具有前瞻性的 CFET 微缩方案，而不只是研究演示。
IBM 的顺序集成路线：Nanostack
与英特尔、三星和台积电主要押注单片集成不同，IBM 研究院围绕顺序集成方法构建了自己的 CFET 路线图，即“Nanostack”。这种方法不是在同一连续工艺流程中同时形成多层晶体管，而是先完整构建一层，再在其上方构建下一层。
IBM 选择这一路线，核心考量是热预算。在单片集成结构中，底层晶体管必须承受上层晶体管制造过程中的所有高温步骤。按 IBM 的说法，这些退火工艺温度可超过 900°C，持续时间长达数小时。顺序式构建则是在独立晶圆上分别完成各层晶体管制造，待高温工艺结束后再进行键合，从而规避这一限制。
IBM 的 Nanostack 设计也没有把上下两层晶体管完全垂直对齐，而是采用交错布局。IBM 表示，这样可以让晶体管前侧和背侧获得更多直接接触点，简化互连布线；否则，布线需要绕过整个堆叠结构的高度。
按 IBM 预测，与当前 2 纳米级工艺节点相比，该技术可带来约 50% 的性能提升、70% 的能效改善，以及 40% 的面积缩减。IBM 还称，顺序式方法比单一堆叠层结构更容易扩展。按其估算，四层结构的 Nanostack 器件相比两层结构，电路面积还可进一步缩小约 40%。IBM 预计，从其最新研究成果算起，技术走向商业化大约还需要 6 年时间。
量产前的几道硬关
尽管各团队采用的架构不同，但在开发 CFET 时面对的问题高度相似。如何连接位于顶层器件下方的底层晶体管，通常仍需要在晶圆减薄后从背面访问，这依然是制造流程中最艰巨的步骤之一。
文章提到，多篇论文本质上都在围绕这一难题提出不同解法，包括干法刻蚀隔离、交错式层级结构、背面电源通孔，以及外延层到外延层的互连通孔。另一个反复出现的问题，是高深宽比结构的实现：在构建更高的晶体管堆叠时，既要完成图案化和填充，也要确保结构不会坍塌。与此同时，顶层和底层沟道材料之间的刻蚀选择比也必须足够精确，才能保证加工其中一层器件时不损伤另一层。
从设备厂商角度看，工艺演进也在朝同一方向推进。泛林集团把从 FinFET 到 GAA，再到 CFET 的演进描述为一条越来越依赖原子层刻蚀（ALE）和原子层沉积（ALD）的路径。文章称，通过这些工艺，可以逐层构建侧墙和其他结构特征。随着器件在三维空间中变得更高、更小，加工过程必须能够深入更深位置，并实现 90 度直角的侧向加工。
时间表仍指向 2030 年代初
过去三年发布的多类预测，时间节点基本保持稳定，普遍指向 2030 年代初，即 CFET 有望首次进入量产逻辑芯片；根据不同来源以及对“量产”定义的差异，部分预测甚至推迟到 2032 年。文章称，这意味着 CFET 的应用时间将比当前 GAA 工艺晚约两个完整逻辑节点。
按行业既有节奏，这段时间足以让背面供电技术先一步成熟并成为主流特性。事实上，迄今几乎所有公开的 CFET 演示案例，都把这种堆叠晶体管架构与某种形式的背面接触或背面供电布线结合在一起。
与最初提出 CFET 概念时相比，变化的不只是时间表，也包括产业投入的力度。英特尔、台积电、三星和 IBM 研究院这四家独立机构，已经在 IEDM 和 VLSI 等顶级会议上相继展示基于 CFET 的功能电路，而不再只是器件概念。三家选择单片集成，IBM 选择顺序集成，各自路线也已明确。文章认为，这为 GAA 微缩潜力接近上限之后，尖端逻辑芯片下一步的演进方向给出了清晰信号。
本文来自微信公众号「半导体行业观察」（ID：icbank），作者为编辑部。