面板级封装（PLP）正从技术验证走进实际投资阶段。研究机构 SemiAnalysis 发文称，半导体封测厂日月光已展示为 AMD 次世代 Venice CPU 打造的 PLP 方案，初期量产目标定在 2027 年第一季。与此同时，台湾经济部投审会 28 日核准力成赴新加坡设厂，投资 4 亿美元推进面板级先进封装、组装与最终测试代工业务。
PLP 为何受到关注
传统先进封装多以圆形晶圆作为载板，例如 300 mm 晶圆。但在圆形载板上排布方形芯片或中介层，边角会出现闲置与损耗。PLP 改用大型方形面板，单批次可处理的封装数量更多，材料利用率也更高，并可借助规模经济降低单位封装成本。
随着 AI 加速器与高速网络通信芯片对封装面积、信号传输和散热的要求持续提高，PLP 被视为先进封装的重要发展方向。台积电也已表态，下一代封装竞争将从 CoWoS 逐步转向面板级的 CoPoS，并已着手建立供应链生态。
不过，PLP 要走向量产，仍面临几项关键挑战，包括大面积翘曲控制、制程均匀性、精密对位以及良率提升。
日月光与矽品导入 AMD Venice
SemiAnalysis 指出，日月光与子公司矽品已与 AMD 合作，在 Venice 上导入第二代扇出型嵌入式桥接技术，即 Fan-Out Embedded Bridge（FOEB）。初期量产目标为 2027 年第一季，规模可能有限，地点则被推测为高雄厂区。
从数字来看，以 310 × 310 mm 面板计算，在扣除边缘损耗后，可容纳 25 个 Venice 中介层；传统 300 mm 圆形载板则为 22 个，总封装数量约增加 14%。Venice 的中介层为 2.7 倍光罩尺寸，SemiAnalysis 将这一增幅视为面板级中介层的技术起点。
该机构还提到，PLP 真正的成本下降空间，出现在更大的中介层。以 9.5 倍光罩尺寸为例，每片面板可产出 9 个，晶圆则仅能产出 4 个，差距扩大到约 2.25 倍。不过，要推进到这一步，仍有赖于更大光罩尺寸以及更大面板所需设备逐步成熟。
力成获准赴新加坡投资 4 亿美元
另一方面，投审会已核准力成携手博通投资设立 XCIP TECHNOLOGIES，业务涵盖面板级先进封装、组装与最终测试代工。力成过去以 DRAM、NAND Flash 等内存封测业务为主，近年则积极拓展先进封装、FOPLP 与异质集成，以降低对内存景气循环的依赖，这次也将 PLP 列为战略重点。
博通近年持续扩大定制化 AI 加速器与高速交换器芯片业务，云服务大厂加码 ASIC，也带动先进封装产能与供应链分散需求。若力成顺利建立 PLP 量产能力，其业务范围有机会从内存封测延伸至 AI ASIC 与高端逻辑芯片供应链。
台积电推进 CoPoS，供应链同步卡位
PLP 不只是封测厂的赛道。台积电除推进 CoPoS 外，也与日本基板厂 Ibiden、群创启动玻璃基板三方验证。此前报道指出，测试样品相较传统有机基板，封装翘曲改善 16%，热膨胀系数降低 19%。
台积电也强调，面板级封装预计最快 2027 年完成研发、2028 年问世，且将以 OSAT 合作伙伴为主导。换句话说，晶圆代工厂、载板与面板厂，以及封测厂都在同步布局，相关落地时间表大致集中在 2027 至 2028 年。