三星电子在 SEMICON Taiwan 2026 展前峰会「Memory Executive Summit」上，公开代号为 CUBE 的新一代内存技术战略。负责内存产品规划的副总裁 Choi Jang-seok 在演讲中表示，三星将把 3D 垂直堆叠架构作为突破内存物理瓶颈的核心方向，并同步披露从 HBM5 到 zHBM、zNAND-O 的完整路线图，以回应 AI 工作负载对容量、带宽和能效持续上升的需求。
CUBE 指向容量、利用率、带宽与能效
CUBE 由四项目标组成，分别是容量（Capacity）、利用率（Utilization）、带宽（Bandwidth）和能效（Efficiency）。三星给出的方向，是摆脱 PCB（印刷电路板）面积对内存容量的限制，通过垂直堆叠芯片，在不扩大 PCB 尺寸的情况下继续提升容量。
Choi Jang-seok 在演讲中说：「3D 的关键不在于单纯的堆叠，而在于每一层如何被充分利用。」他表示，3D 架构的目标不只是把器件堆起来，更在于优化各层之间逻辑与内存的配置，以降低数据处理延迟，并提升每瓦性能。
TSV 成为 3D 堆叠的数据通道基础
三星将 3D 堆叠能够落地的物理基础指向 TSV，也就是贯穿硅芯片的微型铜通孔。按照现场说明，数以千计的 TSV 可以垂直穿透每一层芯片，把芯片之间的数据传输距离从传统内存的毫米级压缩到数十微米，同时缩短信号路径，并支持大量数据通道并行传输。
Choi Jang-seok 将这一结构形容为「垂直数据的高速公路」。三星认为，这正是 HBM 能在 AI 加速器中实现高于传统 DRAM 的带宽与能效表现的关键机制。
三条技术路线同时推进
HBM5：目标性能较 HBM4E 提升 2 倍
三星目前以正在主要客户处进行样品测试的 HBM4E 作为比较基准，继续推进 HBM5。公司表示，HBM5 的设计目标包括：性能达到 HBM4E 的 2 倍、每瓦性能提升 20%、热阻降低 20%。
zHBM：将内存直接堆叠在处理器之上
zHBM 是三星在这次路线图中提出的架构变化最大的一项技术。根据三星的说法，这项技术已于上个月在加州举行的 FMS 2026 首次亮相。zHBM 的核心是把 HBM 直接堆叠在 GPU 或 CPU 等逻辑处理器上方，而不是采用并排连接方式，以缩短内存与计算单元之间的数据传输距离。
三星还表示，zHBM 可在内存与 AI 加速器之间的中介层整合定制 IP 模块，为不同客户提供差异化设计空间。其设计目标包括：性能达到 HBM4E 的 8 倍、每瓦性能提升至 3 倍、热阻降低 75% 至 90%。
zNAND-O：面向 LLM 的高密度存储
zNAND-O 是一款采用 TSV 垂直堆叠 4 层或 8 层 V-NAND 芯片的 3D 封装存储产品，定位是服务大型语言模型（LLM）所需的大容量存储。三星给出的目标是，位密度达到 DRAM 的 10 倍，读取带宽和能效达到传统 NAND 的 7 倍，并计划在 2028 年开始送样。
三星引用 DRAM 与 NAND 市占数据支撑战略推进
CUBE 的推出，建立在三星当前在 DRAM 和 NAND Flash 两个市场的份额基础上。根据 Counterpoint Research 统计，2026 年第二季度，三星电子在全球 DRAM 市场的营收份额为 39%，高于 SK 海力士的 26% 和美光的 25%。
在 NAND Flash 市场，TrendForce 数据显示，三星的市占率为 29.3%，同样位居行业首位。报道提到，AI 服务器带动的企业级 SSD 需求强劲，是推动三星第二季度 NAND 营收的主要动能。
三星表示，公司将继续依靠技术能力与制造规模优势，同时满足传统内存，以及 HBM、企业级 SSD 等高附加值 AI 产品的市场需求，以巩固其跨产品线的竞争优势。