下一代 HBM 的竞争，正在从 DRAM 芯片性能延伸到先进封装工艺。
据 Damnang 于 10 月 7 日报道，根据对相关技术人员的采访，SK 海力士在下一代 HBM 混合键合技术开发中遭遇困难，而三星电子据称已经开始向客户交付采用该技术的样品。如果这一消息后续得到进一步证实，三星可能会在下一代 HBM 的先进封装技术验证环节占得先机。
不过，这一信息并非来自两家公司的官方公告，而是基于技术人员采访及相关二手报道。报道没有明确说明涉及的 HBM 世代、堆叠层数及客户信息，因此还不足以判断双方的实际研发差距，也不能据此认定三星已经在下一代 HBM 竞争中全面领先。
更关键的是，SK 海力士在混合键合技术上的进展，并不等同于其下一代 HBM 产品开发进度。
SK 海力士仍在沿用现有封装路线推进 HBM4E
6 月 18 日，SK 海力士宣布，已向主要客户交付 12 层 HBM4E 样品，容量为 48GB，采用其现有的 Advanced MR-MUF 封装技术。该公司表示，相较 HBM4，这款产品的热阻改善了 17%。
这意味着，即便混合键合开发面临困难，SK 海力士仍在沿用现有封装路线推进下一代 HBM 产品。眼下真正需要观察的是，当 HBM 向更高堆叠层数发展时，传统封装工艺还能在多大程度上满足性能、散热和封装高度要求；而混合键合又需要跨过哪些制造门槛，才能走向规模化生产。
混合键合为何被视为下一代 HBM 的重要方向
HBM 通过垂直堆叠多颗 DRAM 芯片，为 GPU 和 AI 加速器提供高带宽内存。随着 AI 模型规模持续扩大，HBM 不仅要提升容量和带宽，还要在有限封装空间内控制功耗与发热。
目前，传统 HBM 堆叠通常采用微凸块（Micro Bump）连接上下层芯片，并通过相关填充和保护材料工艺处理芯片间隙。SK 海力士的 Advanced MR-MUF 就属于这一技术路线，核心在于优化微凸块连接以及液态保护材料的填充、固化工艺，以改善堆叠结构的可靠性和散热表现。
混合键合则试图进一步减少对微凸块的依赖。该技术直接连接上下芯片表面的铜互连结构，同时让周围的介电绝缘层相互接合，从而减少传统互连结构占用的空间。
它的潜在优势在于，更小的互连间距和更短的电气连接距离，有机会提升互连密度、降低信号传输损耗，并为更高密度的 DRAM 堆叠创造条件。接合界面中部分中间材料减少后，热传导表现也可能得到改善。
随着 HBM 从 12 层向 16 层乃至更高层数发展，芯片之间的空间限制和散热压力会更加突出，混合键合的潜在价值也随之上升。
三星已于 3 月 17 日在面向 GTC 相关活动的发布中介绍混合铜键合技术 HCB，并将其定位为支持 16 层及以上下一代 HBM 的技术方案。三星表示，与传统热压键合（TCB）相比，HCB 有望将热阻降低 20% 以上。
这一技术方向与此次报道中的样品进展说法相互呼应，但技术展示并不等于产品已经量产。三星公布的热阻改善幅度，也不能直接与 SK 海力士 HBM4E 相较上一代改善 17% 的数据进行排名：前者比较的是接合方式，后者比较的是不同世代产品，两者比较基准并不相同。
真正的难点在于让接合工艺稳定重复
混合键合的制造难度，并不只是把两颗芯片精准对准并贴合。
根据应用材料公司（Applied Materials）的工艺解读，化学机械研磨（CMP）是关键环节之一。制造商需要精确控制铜焊盘与周围介电层的高度关系，使接合表面达到纳米级平坦度要求。
如果铜表面凹陷过深，上下铜结构可能无法充分接触；如果铜表面突出过多，则可能干扰介电层接合，增加界面缺陷风险。接合表面的平坦度、铜焊盘高度以及整个区域的一致性，都需要被严格控制。
与此同时，研磨和芯片切割过程中产生的颗粒、表面污染，以及活化后表面性质随时间发生的变化，也都可能影响接合质量。这要求制造商对清洗、表面处理、环境洁净度和接合时间窗口进行协同管理。
换句话说，混合键合不是采购一台高精度接合设备就能解决的问题。研磨、清洗、检测、芯片对准和接合等环节必须形成稳定的工艺链，实验室中的成功接合，才有可能转化为可重复的量产结果。
HBM 本身的结构特性又把难度继续抬高。为了在提高堆叠层数的同时控制封装高度，DRAM 芯片需要不断减薄。芯片越薄，越容易受到机械应力影响而发生翘曲，进而增加位置偏差和接合缺陷的风险。随着堆叠层数增加，多个接合界面也意味着更多潜在失效环节。
不过，目前没有可靠信息表明 SK 海力士具体在哪一道工序遇到困难。CMP、表面污染和芯片翘曲，是混合键合普遍面临的制造挑战，不能直接认定为此次开发受阻的原因。
从技术验证走向量产，还要跨过良率关
混合键合能否产业化，还取决于具体采用哪种芯片接合方式。
imec 此前展示过晶圆对晶圆（Wafer-to-Wafer）接合技术，即将两片晶圆整体对准并贴合。这种方式能够一次处理大量芯片，但如果存在缺陷的芯片也被一并接合，可能影响整体良率。
另一种方式是芯片对晶圆（Die-to-Wafer）接合，即先筛选合格芯片，再将其逐一放置到目标晶圆上完成接合。它的优势在于优先使用经过检测的良品芯片，但逐颗拾取、定位和接合，也会带来生产效率方面的挑战。
SK 海力士新闻中心刊载的仁荷大学教授 Seunghwan Joo 的相关解读指出，芯片对晶圆接合正朝着 HBM 商业化应用方向发展。这说明，晶圆级实验所证明的接合精度，与 HBM 多层堆叠所要求的良率和生产效率，并不是同一个问题。
设备厂商也在围绕这一制造难题完善工艺链。
10 月 1 日，Applied Materials 与 Besi 宣布扩大双方在先进封装领域的合作。双方将 Applied Materials 在研磨、清洗和计量检测等方面的工艺技术，与 Besi 的芯片放置及接合技术结合，相关成果之一是集成式芯片对晶圆混合键合系统 Kinex。
这一合作反映出，混合键合的竞争正在从单一设备精度，延伸到接合前后工艺整合能力。不过，现有资料并未表明三星或 SK 海力士已经采用该系统。
对 HBM 制造商来说，真正的挑战是让每一个接合界面都保持稳定，并在多层堆叠后仍满足产品可靠性要求，同时把生产效率和制造成本控制在可接受范围内。样品能够成功接合，只是第一步。
样品领先能否转化为量产竞争力，仍待观察
如果此次报道中的信息属实，三星已经向客户交付混合键合 HBM 样品，那么它的优势首先体现在研发和客户验证进程上。更早进入客户测试，有助于提前发现接合可靠性、散热和系统集成方面的问题，并为后续产品开发积累经验。
但样品交付与量产之间仍有距离。客户认证进度、批量生产良率、制造成本和可供货规模，才是判断技术优势能否转化为商业竞争力的关键指标。
与此同时，SK 海力士已通过 Advanced MR-MUF 推进 HBM4E 样品交付，这说明传统封装路线仍在发挥作用。新型混合键合并不意味着现有工艺会立即退出市场，两条路线可以并行发展，具体选择仍取决于产品性能需求、制造能力和量产经济性。
因此，当前还不能仅凭一则采访报道，就断定三星已经全面领先，也不能将 SK 海力士在混合键合上的困难等同于其 HBM 产品开发停滞。
下一阶段，更值得关注的是双方分别会在哪一代 HBM、多少层堆叠的产品上导入混合键合，以及客户认证、量产时间表和良率表现是否出现实质性差异。
HBM 竞争正在从单纯提高堆叠层数，转向内存设计、接合工艺、散热管理与先进封装的系统性竞争。混合键合有望释放更高密度堆叠的潜力，但最终决定其产业价值的，不是能否成功制造一批样品，而是能否以稳定良率、合理成本和足够产能，把技术优势转化为持续交付能力。
市场份额变化也成为另一条观察线索
文章最后还提到，三星在 HBM 市场份额上的变化，同样值得关注。
在目前以 HBM3E 和 HBM4 为主导的 HBM 出货量中，SK 海力士以 50% 的市场份额位居领先制造商。不过，文中同时提到，SK 海力士的市场份额略有下滑，此前该公司占据了全球 HBM 内存支出占比高达 64%。
据 Counterpoint Research 数据，三星 HBM 市场份额从第一季度的 21% 上升至第二季度的 33%，这也将 SK 海力士的占比拉到了 30%。文中称，随着下半年 HBM4 出货量增加，这一份额还将进一步扩大。
市场预期，到 2027 年，三星 HBM 产品的价格将比今年翻一番以上，其产品合约价格在包括 SK 海力士和美光在内的三大内存制造商中最高。KB Securities 的数据显示，到 2027 年，HBM4 产品在三星 HBM 销售额中的占比预计将从今年的 40% 翻一番，达到 80%。
基于上述数据，原文认为，三星似乎正在 HBM 领域完成一场明显的反攻。
本文来自微信公众号「半导体行业观察」（ID：icbank），作者为编辑部。