SK海力士正启动 3D 堆叠式 DRAM-on-Logic 技术的商业化布局，目标直指端侧 AI（On-Device AI）的下一代内存需求。根据报道，该公司已通过美国子公司在加州对外招聘设计工程师，并且已经与一家特定北美客户展开联合开发。分析师 Jukan 点名，合作对象最可能是 Apple。
在产业从生成式 AI 走向实体 AI（Physical AI）的过程中，3D 堆叠 DRAM 被视为端侧 AI 能否真正落地的关键前提之一。不过，技术成熟、供应链完善以及大规模商用普及，仍需要时间。
PoP封装面临瓶颈，3D堆叠DRAM被视为替代路径
目前智能手机普遍采用的内存封装方式是 PoP（Package-on-Package），即将两颗芯片直接上下堆叠。这种结构在 AI 计算需求仍有限时尚可应对，但进入端侧 AI 时代后，问题开始集中显现：芯片间距离较长、数据传输通道（I/O）数量有限，带来带宽瓶颈和更高功耗，难以同时满足高带宽与低功耗的要求。
3D 堆叠 DRAM-on-Logic 的思路，是把 DRAM 内存直接垂直堆叠到逻辑芯片（Logic Die）上方，缩短二者之间的物理距离，同时在相同封装面积内提供更多数据传输通道。
按照文中的架构示意，由下往上依次是负责控制协调的逻辑层（Logic Layer），以及用于存储数据的 DRAM 层（DRAM Layers）。贯穿各层的 TSV（硅穿孔）承担垂直导电通道的角色，也是整个架构实现高速传输的物理基础。
与 PoP 相比，这种设计可降低数据传输延迟、改善功耗效率，并提升空间利用率。对移动设备的 AI 推理场景来说，这三项正是核心需求。报道提到，移动应用处理器（AP）被认为是最有潜力率先导入这项技术的场景，而 Apple 与 Qualcomm 是这一领域的主要主导厂商。
SK海力士将下一代内存路线拆分为三条技术线
SK海力士开发长 Ahn Hyun 今年 4 月在 TSMC 技术论坛上表示，公司的差异化方向将覆盖三条路线：定制化 HBM、HBF（高带宽闪存），以及 3D 堆叠 DRAM-on-Logic。
这三条路线并不是彼此替代的竞争关系，而是对应不同场景的分工。HBF 主要面向云端 AI 推理的大容量需求，通过将 NAND 闪存垂直堆叠，填补 HBM 与传统 SSD 之间的内存层级空缺，以应对大语言模型推理过程中 KV 缓存持续膨胀带来的容量压力。
相比之下，3D 堆叠 DRAM-on-Logic 则瞄准端侧 AI 对低功耗、高带宽的需求，直接与移动设备核心逻辑芯片整合。一个面向云端服务器解决容量问题，另一个面向终端设备解决性能与功耗问题，两者在 SK 海力士的产品矩阵中分工明确。
北美客户身份未公开，分析师认为Apple可能性最高
韩媒 Zdnet 引述 SK 海力士美国子公司发布的招聘信息称，公司正在寻找能够“与美国客户紧密合作、主导 3D 堆叠 DRAM 逻辑芯片共同设计”的工程师，目标是“提供符合技术演进需求与市场需求的芯片设计解决方案”。
对于这家未公开身份的北美客户，Citrini 分析师 Jukan 直接点名 Apple 是最可能的合作对象。他给出的理由是：“Apple 长期自研 A 系列与 M 系列芯片，高度重视封装整合技术带来的性能提升，且在内存技术合作上与 SK 海力士有长期往来。”
如果这项合作最终属实，报道认为，这将是 Apple 在移动 AP 内存架构上的一次重大代际跃升。
端侧AI距离大规模普及仍有很长一段路
不过，即使 SK 海力士确实正在推进这项前沿内存技术，Jukan 对落地节奏仍持谨慎态度。他表示：“3D 堆叠 DRAM 技术必须先到位，装置端 AI 才有可能真正大规模落地，而这条路目前仍相当漫长。”
他还称：“除非厂商打算在智能手机里塞进 128GB 的 LPDDR，否则现有内存架构根本无法撑起端侧 AI 真正需要的计算规模。”
随着 AI 模型上下文长度持续增长，设备对内存容量和带宽的要求也在快速提高，但移动终端的封装空间和功耗预算几乎没有多少退让空间。3D 堆叠 DRAM-on-Logic 因而被视为打破僵局的一条技术路径。
只是，从招聘工程师、推进技术成熟，到量产并导入终端产品，整个供应链仍需要时间与资源去完善。至少从目前披露的信息看，这项技术距离大规模商用仍有不短距离。