2026 年 9 月的第一周，存储芯片行业接连迎来两则与 3D DRAM 相关的消息。AMD 在内部技术研讨会上披露，基于混合键合（Hybrid Bonding）技术的 3D DRAM 架构，能效相比传统 HBM 堆栈最高可提升 17 倍。几乎同时，北方华创也在 IEEE 期刊发表论文，宣布其在下一代存储芯片 3D DRAM 制造工艺上取得突破。
两条消息把市场注意力重新拉回到一个问题上：为什么 3D DRAM 正在成为全球芯片厂商和设备公司的共同焦点。
AMD披露3D DRAM实验数据，混合键合成为关注点
AMD 此次公开的核心数据，是基于混合键合技术的 3D DRAM 架构在能效上的提升幅度。按照其披露内容，这一架构相较传统 HBM 堆栈最高可实现 17 倍能效提升，在相同功耗条件下，数据传输效率可出现数量级变化。
传统 HBM 虽然已经通过 TSV 硅通孔实现 DRAM 芯片垂直堆叠，但芯片之间仍依赖微凸块连接。微凸块会形成物理间隙，需要使用液态塑料填充物补足，这一结构会带来寄生电阻，也会限制连接密度，并对散热形成约束。
AMD 提出的方案不再沿用这一路径。其思路是将 DRAM 芯片直接堆叠在 XPU，也就是处理器或加速器正上方，同时放弃微凸块，改用铜与铜直接融合的 Cu-Cu 键合。为了实现这一点，晶圆表面需要被抛光到原子级平整度，再在加热条件下完成直接键合。
这一设计带来的好处不只体现在连接方式本身。DRAM 被直接放在计算芯片上方后，数据搬运的物理距离明显缩短。对于 AI 加速器这类数据移动能耗占比较高的芯片，距离缩短本身就意味着更低的功耗。
北方华创公布刻蚀工艺进展，瞄准64层交替堆叠结构
与 AMD 从架构和键合方向切入不同，北方华创披露的是制造工艺层面的突破。该公司在 IEEE 期刊发表的论文显示，其开发出一种“两步循环刻蚀工艺”，面向 64 层硅与硅锗交替堆叠结构，结构均匀度超过 95%。
论文给出的几个关键指标包括：硅锗与硅刻蚀选择比超过 500:1；在 200 纳米夹层结构中，硅层单次损耗被控制在 10 埃，也就是 1 纳米以内。
如果只用通俗语言描述，这类工艺的难点在于，需要在几十层交替堆叠的材料中，精确去除其中一层，同时尽量不损伤相邻层。高深宽比结构下的横向选择性刻蚀一直是行业难题，一旦选择比不够，硅骨架可能受损；如果底部副产物堆积，又容易引发层间刻蚀不均，直接影响整片芯片良率。
北方华创的方案把工艺拆分成“刻”和“清”两个阶段循环执行。第一阶段利用无偏置的电中性氟自由基，对硅锗层进行定点刻蚀，并在硅层表面形成细密的氟化锗保护膜；第二阶段再引入反应气体，清理底部副产物沉积，以保证刻蚀气体可以在垂直方向顺利穿透。
文章提到，若国产 DRAM 厂商能够整合北方华创的国产刻蚀设备与相关工艺，向 3D DRAM 自主量产推进的可行性将被明显提高。
传统DRAM微缩逼近极限，3D成为新方向
3D DRAM 受到关注，根本原因在于传统 DRAM 的二维微缩路线正接近上限。过去很长一段时间里，DRAM 和逻辑芯片一样，都依靠制程节点持续缩小来提升密度。但当线宽逼近 10 纳米以下，物理限制开始集中显现。
与处理器不同，DRAM 芯片需要依赖电容器存储数据。随着制程继续缩小，电容器尺寸越来越难压缩，晶体管间距变小也会增加短路风险。与此同时，EUV 光刻机成本高且存在出口管制，使得这条路径对部分参与者而言变得更加困难。
3D DRAM 的核心思路，是把存储单元从二维平面布局转向三维垂直堆叠。简单说，就是在平面上继续“躺着”已经很难再塞下更多单元，于是转向“站起来”，通过 z 方向堆叠提升存储密度。
目前市场主要讨论两条技术路线：一条是 4F2 VCT（Vertical Channel Transistor，垂直通道晶体管）DRAM，另一条是 VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆叠单元阵列晶体管）DRAM。
前者强调单元结构沿 z 方向发展，核心在“竖立”；后者更接近 3D NAND 的多层堆叠思路，核心在“堆叠”，也常被理解为真正意义上的 3D DRAM。
DRAM 单元面积通常按特征尺寸 F 比较。2010 年代，行业通过改进单元阵列布局，把面积从传统 8F2 缩小到 6F2，在加工尺寸相同的情况下，单元面积减少了 25%。但随着 6F² 架构再次逼近极限，4F² 被视为二维平面布局中的理论密度极限。
文章提到，理论上在同等芯片面积下，4F² 架构可比 6F² 架构多集成 30% 至 50% 的存储单元，对应更高容量、更快数据吞吐和更低运行功耗。
三星、SK海力士与美光的3D DRAM路线
当前三大存储原厂在 3D DRAM 上大多采用双线布局：一边推进 4F2 VCT，一边同步发展 VS-CAT，只是技术命名和实现方式并不完全相同。
三星的方案中，VCT 技术通过把晶体管沟道垂直树立起来，在有限芯片面积内增加沟道长度，以缓解平面晶体管继续微缩时出现的短沟道效应和漏电问题。与此同时，三星把存储单元阵列和外围电路分别制造在不同晶圆上，再通过晶圆间混合铜键合实现垂直堆叠，从而形成高密度互联。其通道材料也从传统硅转向铟镓锌氧化物（IGZO），用于在更小单元中抑制泄漏电流。
按照三星披露的规划，今年将完成 10a 工艺 DRAM 研发，明年开展品质测试，2028 年导入量产产线。根据相关安排，4F² 方形单元与 VCT 两项核心技术会连续用于 10a、10b、10c 三代工艺，而从 10d 节点开始，三星将全面转向 3D 堆叠 DRAM 架构。
在更进一步的 3D 阶段，三星内部已经实现 16 层堆叠的 VS-CAT DRAM。文章称，VS-CAT 不仅能够通过堆叠提高容量，也可以降低电流干扰。三星预计会采用存储单元与外围逻辑单元分离的双晶圆结构，因为如果继续沿用单晶圆设计，面积开销会非常大。两片晶圆分别完成后，还需要进行晶圆对晶圆（W2W）混合键合，才能得到最终的 VS-CAT DRAM。
SK 海力士的战略逻辑和三星较为接近，但把其 4F² 结构命名为 Vertical Gate，也就是 VG，而不是 VCT。
在 2025 年 IEEE VLSI 研讨会上，SK 海力士 CTO Cha Seon Yong 表示，4F² VG 平台和 3D DRAM 技术将用于 10 纳米级及以下节点，以应对现有平台的微缩限制。VG 的核心特征是栅极垂直放置并环绕沟道，这与传统的水平栅极结构有明显区别。
在 3D 堆叠方面，SK 海力士同样推进较快。文章称，该公司正在加速 3D 堆叠 DRAM 研发，已启动相关工程人才招聘，并与美国客户同步开展芯片联合设计。近日，SK 海力士还表示，下一代存储器 3D DRAM 半导体开发可以利用代工工艺。与此同时，公司也在研究把 IGZO 氧化物半导体作为下一代沟道材料，利用其低温沉积特性来处理 3D 堆叠中的热预算问题。
美光则更早开始布局。文章提到，美光在 2019 年就已启动 3D DRAM 研究。TechInsights 统计显示，到 2022 年 8 月，美光持有 30 多项 3D DRAM 专利，三星电子为 15 项，SK 海力士约 10 项。按这一统计口径，美光相关专利数量约为两家韩国存储巨头的 2 至 3 倍。不过在量产推进上，文章称美光一直没有更多消息传出；在 4F2 Memory Cell 的导入问题上，其态度也较为模糊。
设备环节的变化，正从单纯微缩转向3D工艺
文章将 AMD 和北方华创的两项进展放在一起比较，指出两者所对应的路线并不完全相同。AMD 的混合键合技术更接近 Die-to-Die 的裸芯片堆叠方案，而北方华创论文中的工艺突破，则更可能聚焦单片晶圆内部的单片集成垂直堆叠，而不是多颗裸芯片之间的 D2D 键合封装堆叠。
把这一点放回 DRAM 制程演进中看，变化会更清楚。EUV 出现之前，DRAM 主要依赖 193nm 浸没式 DUV 光刻。进入 20nm 以下后，DUV 单次曝光已难以画出足够精细的图形，行业只能通过多重曝光和多轮刻蚀去“拼接”电路。这种方法可以把微缩推进到 1x nm，但步骤多、成本高，良率控制也更加困难。
当多重曝光的成本接近极限后，EUV 逐步成为主流。EUV 波长为 13.5nm，分辨率明显高于 DUV。2020 年，三星率先出货基于 EUV 的 10nm 级 D1x DDR4，随后又在 D1a 节点全面导入 EUV，之后 SK 海力士和美光也陆续跟进。EUV 被采用的核心原因，在于它能减少多重曝光步骤，简化工艺流程，提高产能，同时突破 DUV 的分辨率瓶颈。
但随着 DRAM 持续推进至 1δ 及以下节点，传统 EUV 也开始接近极限。High-NA EUV 被视为下一站。
2026 年 8 月，三星电子在 NGL 2026 下一代光刻会议上表示，A10（1nm）及以下 DRAM 工艺节点必须引入 High-NA EUV，并计划在 2030 年正式导入量产线。
同一场会议上，SK 海力士副总裁宣布，公司已经全面启动 High-NA EUV 研发，并同步引入 PSM 相移掩模版。这种掩模材料可同时控制光强和光相位，用于压制衍射伪影，以释放 High-NA EUV 的理论分辨率。
文章据此判断，下一代 DRAM 工艺演进将告别过去十年依赖增加 EUV 曝光层数来硬推微缩的路径，转而进入一个曝光层数不升反降、节点命名向逻辑芯片对齐、但量产节奏有意滞后 2 至 3 年的新阶段。
国产产业链也在同步布局
国产厂商对 3D DRAM 的探索并不止于刻蚀设备。根据国家知识产权局网站信息，国内 3D NAND 龙头企业早在 2020 年就申请了与 XTACKING 架构 DRAM 相关的专利。按照专利描述，这种 DRAM 存储器包括形成阵列晶体管的第一晶圆、形成电容器结构的第二晶圆，以及位于两者之间、包含多个键合结构的键合界面。XTACKING 本身是该公司用于 3D NAND 的特有架构，采用三维晶圆混合键合工艺。
在研究层面，中国科学院微电子研究所刘明院士团队则围绕垂直环形沟道结构 IGZO FET 展开工作。文章称，该团队研究了第二层器件堆叠之前层间介质层工艺的影响，并验证了 CAA IGZO FET 在 2T0C DRAM 应用中的可靠性，这被视为推动实现 4F² IGZO 2T0C-DRAM 单元的一项基础工作。
在产业链层面，随着 NAND 先走向 3D，而 DRAM 与先进逻辑芯片也持续朝这一方向推进，高深宽比刻蚀、原子层沉积和混合键合等工艺开始同步升温。
文章提到，在第十四届半导体设备材料及核心部件展（CSEAC 2026）期间，中微公司推出多款自主研发的高端微观加工设备，覆盖极高深宽比刻蚀、等离子体增强化学气相沉积、原子层沉积、金属薄膜沉积及碳化硅外延等方向。这也是继今年 3 月 SEMICON China 发布 4 款新品后，中微公司半年内再次集中展示新品。
拓荆科技则被提及在混合键合方向具备技术协同优势。其 Dione 300 系列晶圆对晶圆键合设备可实现常温下多材料表面的高精度键合，应用场景包括 3D IC、先进封装和 CIS。文章还列出多家国内设备公司在不同环节的布局：华海清科可量产 CMP 设备，CMP 会直接影响芯片平整度与良率；盛美上海向国内存储龙头供应清洗设备；精测电子提供光学检测和量测设备；芯源微供应涂胶显影设备；精智达聚焦存储芯片测试设备；至纯科技提供高纯工艺系统。
3D DRAM竞争已从原厂扩展到整条产业链
从三星和 SK 海力士的双线布局，到美光较早积累专利，再到北方华创在刻蚀工艺上的进展，3D DRAM 的竞争已经不只是存储原厂之间的技术比拼，也在把设备、材料和工艺环节一起带入新一轮投入周期。
原文认为，这场竞争本质上关乎存储芯片未来形态。结果尚未明朗，但方向已经逐渐清晰：在传统 DRAM 微缩逼近极限后，垂直化、堆叠化和混合键合正成为下一个十年的关键关键词。
本文来自微信公众号「半导体产业纵横」（ID：ICViews），作者：丰宁。