在 Hot Chips 大会上，三星和 SK 海力士都把同一件事摆到了台面上：GPU、内存、晶圆代工和封装，必须按一个系统来设计。共识已经形成，但两家的技术路径开始明显分开。
三星试图把 HBM 的基础芯片从被动的数据通道，改造成系统中的主动部分。它计划把内存控制器从 GPU 迁移到逻辑基础芯片上，释放 GPU 约 5% 至 10% 的面积，用于增加计算资源，并可能带来 10% 至 20% 的性能提升。部分 AI 操作也可放到基础芯片上执行，以减少数据移动。更长远的方向是 zHBM，也就是把 GPU 与 DRAM 直接垂直堆叠，目标是将 DRAM 功耗降低约 70%，同时把带宽提升到 HBM4E 的 2.3 倍以上。
SK 海力士则把重点放在更高堆叠，以及由此带来的热量和翘曲控制问题上。公司确认，HBM4 12 层堆叠已经进入生产阶段，16 层版本已进入客户验证阶段。它认为，走向 20 层及更高堆叠的关键路径是混合键合。与此同时，SK 海力士也提出了 iHBM 方案，在堆叠最热区域内增加专用导热路径。HBM 的竞争，已经不只是带宽和容量之争，基础芯片架构与先进封装正在变成核心战场。
三星把基础芯片推向系统中心
在 2026 年 Hot Chips 演讲中，三星电子发布了 zHBM 概念。这个方案不再使用 2.5D 中介层，而是将 DRAM 直接垂直堆叠到 GPU 等计算芯片上，形成真正的 3D 集成结构。三星给出的目标是将 DRAM 功耗降低 70%，带宽较 HBM4E 提升 2.3 倍。
为了走到这一步，三星把路线拆成三个阶段。第一阶段，把内存控制器从 xPU 移到基础芯片，以回收硅面积；第二阶段，在基础芯片上加入内存扩展与注意力计算能力；第三阶段，最终实现 zHBM。
三星在演讲中还展示了 HBM5 的规格趋势图。按图中信息推算，容量 60GB、带宽 6TB/s 的 HBM5，如果采用 2048 条通道，对应每个引脚传输速率约为 23.5 Gbps。输入内容同时提到，目前最先进的速度是 16 Gbps，而三星也在另一张幻灯片中确认，HBM4E 的单引脚传输速率为 16 Gbps。若按每颗芯片 3GB 容量计算，60GB 总容量对应的堆叠高度将达到 20 层。
三星强调的一项优势，在于其拥有自主逻辑芯片能力。输入内容称，美光和 SK 海力士需要与其他公司合作获得这类芯片，而三星可同时使用 1C 工艺制造内存、4nm 工艺制造逻辑芯片，以降低功耗。三星在演讲中也借此说明定制逻辑基础芯片的重要性。
第一阶段：先回收面积，再提升能效
如果基础芯片采用逻辑节点，HBM PHY 模块的物理面积会缩小，能效也会提升。对应到系统层面，连接 HBM 与 XPU 的芯片间模块尺寸会更小。一边可以给 XPU 释放更多面积用于计算，另一边也能让 HBM 基础芯片腾出更多可用区域，承载更高级的功能。
不过，面积缩小也带来代价：这些区域的热密度会更高。三星在演讲中给出了不同代 HBM 中 PHY 模块的实际尺寸，并在向 HBM5 过渡时提出集成热路径块，也就是 HPB，用来冷却 D2D PHY 区域。
在 D2D 链路选择上，三星表示并不倾向使用 UCIe，原因是 UCIe 尺寸更大、每比特能耗更高。它在演讲中称，定制 PHY 方案的表现更好。
另一个直接收益是内存控制器卸载。控制器迁移到定制基础芯片后，XPU 芯片上的空间可以释放出来，用于增加更多浮点运算处理器。
逻辑节点基础芯片还带来 SRAM 集成能力。输入内容举例称，如果 DRAM 堆栈中的某个单元损坏，相关信息可以暂时放进 SRAM，由内存控制器从 SRAM 读取，而不是从损坏的 DRAM 单元中读取。
第二阶段：把 RAS、测试、扩展和部分处理放进基础芯片
三星的第二阶段，核心是利用更小晶体管尺寸带来的面积节省，把更多功能塞进基础芯片。这包括可修复性、可用性和可维护性，也就是 RAS，测试能力，以及对 HBM 堆栈健康状态的遥测数据采集。
输入内容提到，HBM 遥测数据是导致训练失败的第二大因素，因此相关能力会有实际价值。如果基础芯片上还有多余硅面积，还可以加入内存扩展控制器，在一个 HBM 堆栈后面继续连接另一个 HBM 堆栈，或者外接 DRAM 芯片扩展容量。
再往前一步，既然逻辑晶体管已经放上去，三星也提出把部分计算直接放到基础芯片上，例如矩阵压缩或编码。这样数据不必离开基础芯片，可以换来更低延迟和更高效率。输入内容同时指出，这类结构在框图上很精巧，但实际性能增益是否明显，仍有待验证。
第三阶段：走向垂直化的 zHBM
三星路线的最后一步，是把定制基础芯片与 HBM 一起堆叠到逻辑芯片之上。计算芯片与内存芯片的距离被进一步压缩，数据传输路径更短，能效随之提升；同时，由于并行数据路径可以在芯片区域内展开，而不只是沿着芯片边缘布局，内存带宽也有继续扩大的空间。
输入内容指出，这条路线并不容易，但对公司而言，明确展示技术升级路线图本身很重要。它说明公司对未来产品方向有清晰规划。至于市场是否准备好接受这种形态，则仍是另一回事。
SK海力士把重点放在更高堆叠与热管理
SK 海力士美国公司封装工程副总裁李在植于 8 月 23 日在 Hot Chips 2026 大会上表示，混合键合技术预计无法满足 HBM4E 的需求，因此这项过渡最早也要到 HBM5 才可能真正实现。
他给出的背景是，HBM 立方体总厚度被限制在 775 微米，这也是 300 毫米逻辑晶圆的标准厚度。每增加一层 DRAM，就必须使用更薄的芯片和更窄的间隙。当前正在进行客户认证的 16 层高密度 HBM4，单立方体容量为 48GB；而 12 层高密度 HBM4 已经量产。为了做到 16 层，其核心芯片厚度已减薄到约 50 微米，芯片间间隙也缩小了一半。
输入内容提到，JEDEC HBM4 标准把封装厚度上限从 HBM3E 沿用的 720 微米提高到了 775 微米，这缓解了混合键合带来的部分压力。李在植解释说，GPU 封装安装冷板时，逻辑芯片和内存堆叠层都会被磨掉一部分，露出裸硅片；若内存堆叠继续增高，就会超过旁边处理器的高度。他在演讲中说：「这就是我们目前能够提升的极限，因为逻辑晶圆的厚度也是 775 微米。」
更薄的芯片会提高堆叠层中氧化层的占比，而氧化层导热性弱于硅。与此同时，引脚速度从早期 HBM 的 1 Gbps 提升到 HBM4 的 8 Gbps，同样面积内要消耗更多功率。按 SK 海力士展示的数据，在所列 HBM 各代产品中，热负荷平均高出 2.2 倍，而堆叠层数则每两代翻一番。
SK 海力士当前采用的大规模回流成型底部填充，也就是 MR-MUF 工艺，是通过拾取和放置把所有芯片堆叠起来，再在一次回流中完成连接。李在植称，在控制小于 50 微米芯片翘曲的同时，把缩小一半的间隙填充好，是 16-Hi 的主要制造挑战。
混合键合瞄准 20 层及以上堆叠
输入内容回顾称，去年 5 月，三星公开承诺将用混合键合技术生产 HBM4，而 SK 海力士则把铜-铜键合作为先进 MR-MUF 的备选方案。随后，JEDEC 放宽了厚度限制，混合键合不再是当前最紧迫的问题。现在，业界正在讨论把 20 层堆叠的厚度进一步提高到 825 至 900 微米，这又可能继续推迟铜键合技术的大规模普及。
据输入内容，早在 3 月就有业内消息称，SK 海力士下了第一份大规模生产混合键合设备订单，金额约 200 亿韩元，也就是 1500 万美元，为一套单线系统，结合了应用材料公司和 Besi 的工具。Counterpoint Research 预计，这项技术将在 2029 年至 2030 年左右，随 HBM5 推出而进入全面 HBM 生产阶段。
按照 SK 海力士的路线图，混合键合目前仍处于研发阶段，目标面向 20 层及以上堆叠结构，公司尚未决定哪款产品会最先采用。李在植没有点名具体代际，但在排除 HBM4E 后，HBM5 被认为是最可能的首个落地型号。这项工艺在室温下连接扁平铜焊盘与氧化物表面，再利用铜在固化过程中的热膨胀形成键合。
李在植说：「这看似简单的工艺，实则极具挑战性。我们需要 16 层甚至 20 层才能实现混合键合，这与单层堆叠截然不同。」输入内容显示，完全移除微凸点后，在 20 层高度下，核心芯片厚度可提高 24%；与相同高度的 MR-MUF 相比，热阻可降低约 35%；凸点间距则可低于 18 微米，而 MR-MUF 目前为 30 微米。
不过，在 HBM4 的凸点间距条件下，传统微凸点仍然可用，而且每次 JEDEC 提高厚度上限时，MR-MUF 都能继续延伸到下一代产品。
iHBM瞄准封装内部热点
SK 海力士的 iHBM 方案，是在基础芯片的芯片间 PHY 区域嵌入导热且绝缘的模块。输入内容称，这里正是功率密度峰值对应的界面热点，iHBM 据称可将热阻降低 30% 以上。
李在植的幻灯片还直接把 iHBM 与三星的 HPB 方案进行了对比。三星的 HPB 通过专用散热柱把热量导出芯片堆叠；而美光则通过重新设计基础芯片电路，宣称能效提升超过 20%。输入内容同时提醒，这三项都属于厂商说法，衡量标准并不相同。
SK 海力士与三星的相关设计都计划用于 HBM5，但预计在 2028 年之前不会量产。李在植表示，这些模块与 D2D PHY 芯片一起位于封装内部，需要按客户设计来优化，无法用于已经完成设计的芯片代。他说：「这是一个我们可以做的不错的选择，但我们无法将其应用于我们已经设计好的芯片代。」
问答环节：高堆叠是否一定值得
在问答环节，SemiAnalysis 的 Tanj Bennett 提出，高堆叠内存会降低硅片自身吞吐量。按他的说法，DRAM 在单元级运行时，每平方厘米吞吐量约为 20 TB/s；而 20 层高堆叠的最高吞吐量约为 4 TB/s。与此同时，HBM 所需制造产能也远高于同等规格的 DDR5 或 LPDDR。
他在现场表示：「当堆叠高度达到 20 层时，这种内存的平均速度反而比 DDR5 慢。为什么利用 HBM 堆叠的高度，而不是巧妙地在其周围放置更便宜的内存呢？」
李在植回应称，训练类工作负载既需要带宽，也需要容量；推理则可以兼顾两者，把键值缓存保留在高带宽内存中，同时把部分工作卸载到 LPDDR。输入内容称，这种分层方法已经出现在英伟达 Vera Rubin 平台等产品中，该平台将 LPDDR5X 与 HBM4 通过 NVLink-C2C 进行池化。SK 海力士还与闪迪共同开发高带宽闪存规范，把这种分层思路扩展到了 NAND 闪存。
李在植谈到这类分层方案时表示：「这也是我们未来需要考虑的问题。」输入内容同时提到，按 1 月份报道，SK 海力士获得了英伟达 Vera Rubin 世代 HBM 芯片约 70% 的订单，这些产品都将采用 MR-MUF 技术。至于哪一款产品会率先采用混合键合，公司尚未作出决定。
美光：AI的“内存墙”还在扩大
美光在演讲中把重点放在 AI 内存架构的持续演进。公司认为，高带宽内存和先进封装技术已经成为 AI 系统设计的核心组成部分。
这场演讲以 OpenAI 的计算效率前沿理论开场，用来说明内存为何对语言模型扩展重要。美光提到，模型规模、数据集规模和训练计算量之间存在幂律关系，这三项必须同步扩展，模型性能才能继续提升，而内存正是把这三项联系到一起的关键资源。
美光给出的核心判断是，AI 加速器的 TFLOPS 大约每两年增长 3 倍，但 2.5D 附加内存，也就是类似 HBM 的带宽，增长速度不到每两年 2 倍。两者差距继续拉大，内存技术因此变成限制 AI 系统性能的关键因素。
在产品路线方面，美光回顾了从 HBM2e 到 HBM5 的容量、带宽和能效提升，并把 HBM定义为计算与内存之间的桥梁。公司展示的一张 GPU 封装图显示，封装面积超过 12000 平方毫米，包括基础芯片和 8 个 HBM4 实例。按 12 层 HBM4 计算，内存硅片总面积可以超过 GPU 芯片面积的 8 倍。
美光还详细介绍了 HBM 从 HBM1 到 HBM4 的演进：每一代都提高了数据速率、伪通道数量和堆叠高度，从而换来更高带宽和更大容量。与标准插槽式内存不同，HBM 以系统级封装形式，与 GPU 或加速器直接做异构集成。
从结构上看，每颗 DRAM 芯片包含多个独立通道，每个通道又有两个伪通道。HBM3E 每颗芯片有 128 个存储体，HBM4 则翻倍到 256 个。基础芯片位于主机与 DRAM 堆叠之间，主机侧使用微凸点 PHY，堆叠侧使用 3D TSV PHY，并通过高密度点对点中介层连接，I/O 从 HBM3E 的 1K 提升到 HBM4 的 2K。
速度提升的另一面是硅成本和制造复杂度上升。美光表示，考虑到设计架构、先进封装和制造工艺的复杂性，要做到与 DDR5 相同的 HBM3E 容量，所需硅片量大约是 DDR5 的 3 倍。
在封装演进上，美光把更高速度的 I/O 链路和更大的中介层，视作推动系统级封装继续前进的两股力量。它提到的方向包括更快的 I/O 设计、面向内存优化的 SERDES 与芯片间 PHY、互连侧的共封装光学器件，以及基于 CoWoS-L、CoWoS-R 和玻璃基板的更大尺寸 SiP。
美光也把可靠性问题放到了前面。异构集成 HBM 器件内，不同材料之间热膨胀系数不匹配，会形成热机械应力。ECC 覆盖分为两层：其一是 HBM3 的系统级保护，每次 256 位访问使用 16 个元比特；其二是片上基于符号的 Reed-Solomon ECC。
散热仍是另一条主线。美光指出，随着 DRAM 芯片活动增加、堆叠高度提升以及基础芯片功能增强，热量会继续上升。液冷、混合键合，以及焊料和侧模改进，都是维持带宽和容量继续扩展所需的散热手段。
整场讨论最后回到同一个问题：HBM 的带宽和容量还会继续往上走，但封装、散热、可靠性和制造成本也在同步抬高门槛。三星、SK 海力士和美光给出的答案并不相同，分岔点已经出现。
本文来自微信公众号「半导体行业观察」（ID：icbank），作者：编辑部。